En un reciente estudio publicado por investigadores de la Universidad Técnica de Darmstadt, se presenta un marco técnico llamado «PQC-HA» que permite la evaluación y prototipado de aceleradores de hardware de criptografía post-cuántica. El artículo, titulado «PQC-HA: Un marco para prototipado y evaluación en-hardware de aceleradores de hardware de criptografía post-cuántica», se centra en la optimización de implementaciones de software y hardware de esquemas candidatos en el proyecto de estandarización de criptografía post-cuántica del Instituto Nacional de Estándares y Tecnología (NIST).

El estudio se enfoca en dos esquemas ganadores del proyecto, CRYSTALS Kyber y CRYSTALS Dilithium, los cuales sirven como Mecanismo de Encapsulación de Claves (KEM, por sus siglas en inglés) y Algoritmo de Firma Digital (DSA, por sus siglas en inglés) respectivamente. Los investigadores utilizan el framework de código abierto TaPaSCo para crear bloques de construcción de hardware para ambos esquemas utilizando síntesis de alto nivel (HLS) a partir de implementaciones de referencia de software ANSI C mínimamente modificadas.

Para verificar la funcionalidad de estos bloques de construcción de hardware, se desarrolla una aplicación genérica de tiempo de ejecución host TaPaSCo en Rust. La aplicación utiliza la interfaz estándar del NIST y el mecanismo de prueba de respuesta conocida correspondiente para evaluar el rendimiento de los aceleradores en hardware real. Este enfoque permite la verificación y evaluación de aceleradores de criptografía post-cuántica en hardware real.

Además, el estudio evalúa la sobrecarga de comunicación de los aceleradores de hardware TaPaSCo en dispositivos FPGA conectados a PCIe y la compara con trabajos anteriores e implementaciones de referencia de software AVX2 optimizadas. Los resultados destacan la viabilidad de utilizar TaPaSCo para evaluar el rendimiento de los aceleradores de criptografía post-cuántica en hardware real.

El estudio también mide la sobrecarga de comunicación del acelerador fuera del chip de la interfaz estándar del NIST. Curiosamente, esta sobrecarga por sí sola supera el tiempo real de ejecución de la implementación de referencia de software optimizada de Kyber en el Nivel de Seguridad 1.

En resumen, este artículo de investigación proporciona información valiosa sobre el prototipado y la evaluación en-hardware de aceleradores de hardware de criptografía post-cuántica. Demuestra la viabilidad de utilizar TaPaSCo para verificar y evaluar el rendimiento de estos aceleradores en hardware real. Estos hallazgos contribuyen a los esfuerzos en curso del proyecto de estandarización de criptografía post-cuántica del NIST y allanan el camino para futuros avances en sistemas criptográficos seguros.

Fuente: Sattel, Richard, Christoph Spang, Carsten Heinz y Andreas Koch. «PQC-HA: A Framework for Prototyping and In-Hardware Evaluation of Post-Quantum Cryptography Hardware Accelerators». arXiv preprint arXiv:2308.06621 (2023).